深入解析cascode型带隙基准测试：原理、实现与性能优化

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1. 带隙基准的基本原理与应用场景

带隙基准电路（Bandgap Reference）是模拟集成电路中的核心模块，通过巧妙结合双极型晶体管（BJT）的正温度系数和 PN 结的负温度系数，产生与工艺、电源电压及温度无关的稳定参考电压（通常约 1.25V）。其核心方程可表示为：

Vref = VBE + (VT × lnN) × K

• VBE：BJT 基极 - 发射极电压（负温度系数）
• VT：热电压（正温度系数）
• N：电流密度比
• K：比例因子

在电源管理 IC 中，带隙基准为 LDO、DC-DC 转换器、ADC/DAC 等模块提供精准电压基准，其温漂特性直接影响系统精度。例如，某 DC-DC 控制器要求基准电压温漂小于 50ppm/°C 时，传统结构可能难以达标。

2. 传统结构的局限性分析

标准带隙基准（如 Brokaw 结构）面临两大核心问题：

1. PSRR 不足 ：电源抑制比（PSRR）在低频段通常仅 40-60dB，高频衰减严重。某 0.18μm 工艺仿真显示，在 1MHz 时 PSRR 降至 20dB 以下。
2. 工艺角敏感性 ：当工艺偏差导致 BJT 的 β 值变化±30% 时，输出电压偏移可达±15mV（对应±1.2% 误差）。

3. Cascode 架构的改进机制

通过引入共源共栅（Cascode）结构实现三重优化：

1. PSRR 提升 ：增加阻抗节点，某实测案例显示低频 PSRR 从 55dB 提升至 85dB
2. 温度系数优化 ：通过调节 Cascode 管栅压，将典型温漂从 100ppm/°C 降至 20ppm/°C
3. 电源适应性 ：在 1.8V~5V 电源范围内，输出电压变化 <0.05%

关键改进电路片段：

* Cascode 核心支路示例
M1  n1  n2  VDD  VDD  PMOS  W=10u L=0.5u
M2  n2  Vbias  n3  VSS  NMOS  W=5u  L=0.5u
Q1  n3  n4  VSS  PNP  1x

4. 完整 SPICE 仿真示例

* Cascode 带隙基准 HSPICE 网表
.option post=2 accurate=1
.temp -40 25 85
.param VDD=3.3

* 主电路
Vdd  VDD  0  DC VDD
Vbias  vb  0  DC 1.2

* 偏置生成
M3  vb  vb  VDD  VDD  PMOS  W=5u  L=1u  m=4
M4  vb  vb  n5  0    NMOS  W=2u  L=1u  m=4
R1  n5  0    50k

* 核心带隙
M1  n1  n2  VDD  VDD  PMOS  W=10u L=0.5u  m=2
M2  n2  vb  n3  0    NMOS  W=5u  L=0.5u  m=2
Q1  n3  n4  0    PNP  1x
Q2  n6  n4  0    PNP  8x
R2  n1  n6  10k
R3  n4  0   50k

* 仿真设置
.dc  temp  -40  125  5
.ac  dec  10  1  100Meg
.noise  v(n1)  Vdd  10
.end

5. 版图设计关键点

• 匹配策略 ：
• BJT 采用中心对称 dummy 结构
• 电阻使用共质心布局（如 ABBA）

• Cascode 管栅极走线需等长屏蔽

• 噪声优化 ：

• 电源线与地线采用宽金属（>2μm）
• 敏感节点避免跨衬底耦合
• 关键路径 RC 滤波（如加 100fF MIM 电容）

6. 实测对比数据

某 65nm 芯片测试结果：

进阶思考题

1. 当工艺节点缩小至 28nm 时，Cascode 结构面临哪些新的挑战？如何通过衬底偏置技术优化？
2. 在超低功耗应用（<10μA）中，如何平衡 Cascode 带来的功耗增加与性能提升？
3. 若需实现 <10ppm/°C 的温漂，除了 Cascode 外还需引入哪些补偿技术？

总结显示，采用 Cascode 结构的带隙基准在 SMIC 55nm 工艺下，实测温漂较传统结构改善 4 倍，PSRR 提升 30dB。版图中需特别注意电流镜的梯度匹配，避免引入系统性偏差。