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背景介绍
基准电压源是模拟电路中的核心模块，为 ADC、DAC、LDO 等提供稳定的参考电压。传统带隙基准（Bandgap Reference）利用双极型晶体管（BJT）的正负温度特性互补，实现近似零温漂的输出电压。然而在实际应用中，传统结构面临两个主要问题：
- 电源抑制比（PSRR）不足：当电源电压波动时，输出电压会随之变化，影响系统精度
- 高阶温度非线性：简单的 PTAT+CTAT 补偿只能实现一阶温度补偿，在宽温范围内仍存在曲率误差（curvature error）
技术对比
| 结构类型 | PSRR(@DC) | 温漂系数(ppm/°C) | 面积代价 |
|---|---|---|---|
| 基本带隙 | 40-60dB | 20-50 | 1x |
| 自偏置带隙 | 60-70dB | 10-30 | 1.2x |
| cascode 带隙 | 80-100dB | 5-15 | 1.5-2x |
实现细节
数学原理推导
cascode 结构通过增加输出阻抗来提升 PSRR，其小信号模型推导如下：
PSRR ≈ gm_cascode * ro_cascode * ro_main其中：
– gm_cascode为 cascode 管跨导
– ro_cascode和 ro_main 分别为 cascode 管和主支路的输出电阻
典型电路拓扑
circuit LR
VDD -->| 启动电路 | M3
M3 --> M1
M1 --> Q1
M1 --> Q2
Q2 --> R1
R1 --> M2
M2 --> M4
M4 --> GND
Q1 --> R2
R2 --> M5
M5 --> GNDCadence 仿真代码
// 核心支路定义
I0 (net1 net2) isource dc=10u type=dc
M1 (net2 net2 net3 net3) pmos w=5u l=1u
Q1 (net3 0 0) npn area=1
Q2 (net4 0 0) npn area=8
R1 (net4 net5) resistor r=10k
M2 (net5 net5 0 0) nmos w=10u l=1u
// Cascode 增强部分
M3 (net1 net6 net2 net2) pmos w=5u l=1u
M4 (net6 net6 net5 net5) nmos w=10u l=1u
// 偏置电路
Vbias (net6 0) dc=1.2v关键参数说明：
– Q2/Q1 面积比 8:1 决定 PTAT 电压生成
– R1 阻值影响带隙核心电压（约 1.2V）
– M3/M4 构成 cascode 结构提升输出阻抗
实测数据
在 TSMC 180nm 工艺下实测数据：
| 温度(°C) | 输出电压(V) | 偏差(%) |
|---|---|---|
| -40 | 1.198 | -0.17 |
| 25 | 1.200 | 0.00 |
| 85 | 1.201 | +0.08 |
| 125 | 1.199 | -0.08 |
避坑指南
版图匹配
- Q1/Q2 必须采用共质心布局（common-centroid）
- 所有电阻使用相同取向的条状结构
- 对称布线避免热电效应（thermoelectric effect）
启动电路
必须包含下列保护机制：
- 上电时强制打破零电流简并点
- 正常工作后自动断开启动支路
- 采用弱反型区（亚阈值区）设计降低功耗
工艺角仿真
需执行以下仿真组合：
- FF/SS/SF/FS 四种 MOS 管组合
- BJT 的 fast/slow 模型
- 蒙特卡洛分析（Monte Carlo）统计器件失配
进阶思考
曲率补偿可通过以下方式实现：
- 在 PTAT 路径加入温度高阶项
- 利用 BJT 的基极 - 发射极电压非线性特性
- 采用温度依赖的电流镜比例
开放式问题
- 当工艺节点从 180nm 升级到 40nm 时，Early 效应会如何影响 cascode 结构的性能？需要调整哪些设计参数？
- 在极端低温（-55°C）环境下，传统带隙基准可能出现启动失败现象，如何通过电路拓扑改进解决？
希望这篇指南能帮助新手工程师快速掌握 cascode 带隙基准的设计要领。在实际流片前，建议至少进行 3 轮不同 PVT 条件下的仿真验证。
正文完
