TST网络架构解析：输入输出双HW线控制与时隙交换实战

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电信交换系统中的 TST 网络

TST（Time-Space-Time）网络是程控交换机的核心交换架构，通过两级时分接线器（T）和一级空分接线器（S）实现时隙的无阻塞交换。其典型应用场景包括：

• 局间中继交换（如 E1/T1 接口互联）
• 用户模块与交换网络的连接
• 会议电话的多路语音混合

双 HW 线网络参数解析

物理层特性

1. HW 线结构 ：
2. 每条 HW 线采用 PCM30/32 帧格式（125μs 帧周期）
3. 传输速率 2.048Mbps（32 时隙×64kbps）

4. 帧同步信号单独传输（TS0 用于帧定位）

5. 控制方式差异 ：

6. 输入侧 T 单元采用输入控制：根据输入时隙内容动态配置交叉点
7. 输出侧 T 单元采用输出控制：按预置时隙表输出数据
8. S 单元采用输入控制：由输入 HW 线决定空分矩阵连接

timeline
    title 时序对比图
    section 输入 T 单元
        输入时隙到达 : 0-31
        交叉点配置 : 提前 2 时隙
    section 输出 T 单元
        输出时隙准备 : 提前 1 时隙
        数据锁存 : 上升沿触发 

时隙交换实现细节

32 时隙帧结构

| TS0 | TS1 |...| TS7(内部) |...| TS31 |
|-----|-----|---|-----------|---|------|
| 同步 | 语音 |...|  交换时隙 |...| 信令 |

1. TS7 选定逻辑 ：
2. 避开帧同步时隙（TS0）和常用信令时隙（TS16）

3. 位于帧中间位置，平衡处理延迟

4. HWOTS8 交换流程 ：

flowchart TD
    A[输入 HW0-TS8] -->| 写入 | B(输入 T 单元缓存)
    B -->|TS7 地址 | C[S 矩阵交叉点]
    C -->|TS7 数据 | D[输出 T 单元缓存]
    D -->|HW1-TS8| E[输出 HW1]

Verilog 关键实现

// 时隙计数器（复位后从 TS0 开始）module slot_counter(
    input clk_8k,    // 8kHz 帧同步（上升沿有效）input reset_n,   // 低电平复位
    output reg [4:0] current_slot
);
always @(posedge clk_8k or negedge reset_n) begin
    if(!reset_n) current_slot <= 5'd0;
    else current_slot <= (current_slot==5'd31) ? 5'd0 : current_slot + 1;
end
endmodule

// 交叉点矩阵控制（防止冲突仲裁）assign grant = (req_a & !req_b) ? 2'b01 : 
               (!req_a & req_b) ? 2'b10 : 
               (req_a_pri > req_b_pri) ? 2'b01 : 2'b10;

生产环境注意事项

1. 时钟抖动控制 ：
2. 建议使用±50ppm 以内的 TCXO

3. 双 HW 线相位差应 <1/ 8 时隙（约 488ns）

4. 延迟优化方案 ：

5. 采用流水线处理（3 级寄存器）

6. 提前 2 时隙预置交叉点

7. 眼图测试参数 ：

8. 模板符合 G.703 规范
9. 水平张开度≥75%
10. 垂直张开度≥80%

架构扩展思考

若要支持 64 时隙交换需考虑：

1. 总线带宽提升至 4.096Mbps（64×64kbps）
2. 时隙计数器扩展至 6 位
3. 交叉点矩阵容量增加 4 倍
4. 时钟频率需相应提高（建议 8kHz→16kHz 帧频）

该架构的灵活控制方式可有效支撑 NGN 网络的时隙交换需求，实际部署时需特别注意多 HW 线间的严格同步。