74LS148编码器实现三人表决电路：硬件逻辑设计与Verilog实战

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在物联网边缘设备或工业控制系统中，经常需要多个传感器或执行器进行协同决策。例如三个温度传感器投票决定是否触发消防系统，或者三个安全模块共同表决设备急停。传统采用 MCU 软件轮询的方案存在两个明显缺陷：

实时性不足：从信号采集到软件处理通常需要数十微秒级延迟
资源浪费：简单逻辑判断占用 CPU 中断资源

相比普通编码器，74LS148 的核心优势在于其内置的优先级处理机制：

当多个输入同时有效时，只响应最高优先级输入
输入优先级固定为 I7>I6>…>I0（对应引脚 7~0）
带有使能端 (EI) 和级联输出(EO/GS)

对于三人表决系统，我们正好可以利用这个特性：

将三个表决按钮连接到 I2/I1/I0（保留高位应对扩展）
通过逻辑门将编码输出转换为多数表决结果

设定三个输入按钮 A /B/C（对应 I2/I1/I0），输出 LED 在多数同意时点亮：

A B C	表决结果
0 0 0	0
0 0 1	0
0 1 0	0
0 1 1	1
1 0 0	0
1 0 1	1
1 1 0	1
1 1 1	1

通过卡诺图可得最简表达式：LED = AB + AC + BC

与门：74LS08（四路 2 输入与门）
或门：74LS32（四路 2 输入或门）
反相器：74LS04（六路反相器）

电路连接方式：

circuit LR
    A --> AND1[74LS08]
    B --> AND1
    A --> AND2[74LS08]
    C --> AND2
    B --> AND3[74LS08]
    C --> AND3
    AND1 --> OR[74LS32]
    AND2 --> OR
    AND3 --> OR
    OR --> LED

module voting_system(
    input clk,       // 10MHz 时钟
    input rst_n,     // 低电平复位
    input [2:0] btn, // 按钮输入{A,B,C}
    output reg led   // 表决结果
);

// 同步消抖处理
reg [2:0] btn_sync;
always @(posedge clk or negedge rst_n) begin
    if(!rst_n) begin
        btn_sync <= 3'b0;
    end else begin
        btn_sync <= btn; // 实际工程应增加消抖逻辑
    end
end

// 优先级编码与表决逻辑
always @(*) begin
    casez(btn_sync)
        3'b??1: led = (btn_sync[1] & btn_sync[0]) | 
                     (btn_sync[2] & btn_sync[0]);
        3'b?10: led = btn_sync[2] & btn_sync[1];
        3'b100: led = 1'b0;
        default: led = &btn_sync; // 全 1 情况
    endcase
end

endmodule