16线-4线优先编码器入门指南：从原理到FPGA实现

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优先编码器是数字系统中常用的组合逻辑器件，它能将多个输入信号中优先级最高的那个转换成二进制编码输出。在计算机中断系统、键盘扫描电路、总线仲裁等场景中广泛应用。比如：

计算机处理多个中断请求时，需要优先响应级别高的中断
键盘矩阵扫描时，需要识别同时按下的多个键中优先级最高的键

与普通编码器不同，优先编码器具有 ” 优先级 ” 特性，即当多个输入有效时，只对最高优先级的输入进行编码，这个特性使其在实际工程中非常实用。

16 线 - 4 线优先编码器的真值表如下（假设高电平有效，输入 D15 优先级最高）：

输入 D15-D0	输出 Y3-Y0	Valid
1xxxxxxxxxxxxxxx	1111	1
01xxxxxxxxxxxxxx	1110	1
…	…	1
0000000000000001	0000	1
0000000000000000	xxxx	0

其中 Valid 信号表示是否有有效输入。从真值表可以看出：

D15 具有最高优先级，只要它为 1，无论其他位是什么，输出都是 1111
只有当所有输入都为 0 时，Valid 输出 0

优先级编码器可以用多级或门实现，其核心思想是：

每个输出位是多个输入信号的逻辑或
高优先级输入会屏蔽低优先级输入对输出的影响
Valid 信号是所有输入的或

例如 Y3 的输出逻辑可以表示为：D15 + D14 + … + D8

以下是可综合的 Verilog 实现代码，采用了参数化设计和非阻塞赋值：

module priority_encoder_16to4 (input [15:0] din,
    output reg [3:0] dout,
    output reg valid
);

always @(*) begin
    casex (din)
        16'b1xxxxxxxxxxxxxxx: begin dout = 4'b1111; valid = 1'b1; end
        16'b01xxxxxxxxxxxxxx: begin dout = 4'b1110; valid = 1'b1; end
        16'b001xxxxxxxxxxxxx: begin dout = 4'b1101; valid = 1'b1; end
        // 中间省略类似代码...
        16'b0000000000000001: begin dout = 4'b0000; valid = 1'b1; end
        default: begin dout = 4'b0000; valid = 1'b0; end
    endcase
end

endmodule

代码说明：

使用 casex 语句实现优先级逻辑
非阻塞赋值避免组合逻辑竞争
默认情况处理全 0 输入

测试平台代码如下：

module tb_priority_encoder;
    reg [15:0] din;
    wire [3:0] dout;
    wire valid;

    priority_encoder_16to4 uut (din, dout, valid);

    initial begin
        // 测试单个有效输入
        din = 16'b0000000000000001; #10;
        din = 16'b0000000000000010; #10;

        // 测试优先级
        din = 16'b0001000100010001; #10; // 应输出 D12 的编码
        din = 16'b1000000000000000; #10; // 应输出 D15 的编码

        // 测试无效输入
        din = 16'b0000000000000000; #10;
        $finish;
    end
endmodule

波形分析要点：

检查输出编码是否正确对应最高优先级输入
验证 Valid 信号在无有效输入时为 0
观察输入变化到输出稳定的延迟时间

直接实现会产生较长的组合逻辑路径，可能导致：

门级延迟累积，影响最大时钟频率
可能出现时序收敛问题

可以插入寄存器实现两级流水：

module priority_encoder_pipelined (
    input clk,
    input [15:0] din,
    output reg [3:0] dout,
    output reg valid
);

reg [15:0] din_reg;

always @(posedge clk) begin
    din_reg <= din;

    casex (din_reg)
        // 原 casex 逻辑
    endcase
end

endmodule

优化效果：